中芯新闻

中芯国际采用Cadence DFM解决方案用于65和45纳米IP/库开发和全芯片生产

2009年10月19日

 
上海  [2009-10-19]

Cadence模型化的Litho Physical和Litho Electrical Analyzer解决方案提供了快速、精确硅认证的全芯片电气DFM 验证流程

【加州圣荷塞,2009年10月19日】全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布,中芯国际集成电路制造有限公司(中芯国际”,纽约证交所股份代号:SMI;香港联合交易所股票代码: 0981.HK)采用了Cadence? Litho Physical Analyzer与Cadence Litho Electrical Analyzer,从而能够更准确地预测压力和光刻差异对65和45纳米半导体设计性能的影响。 Cadence Litho Electrical Analyzer—半导体行业第一个用于各大领先半导体公司从90到40纳米生产中的DFM电气解决方案—与Cadence Litho Physical Analyzer结合,形成了一个能精确预测最终硅片结果的流程。
此前单个单元和库的电气行为可在一个单独的环境中进行预先标示,该单独环境在给定的、基于目标制程技术的设计中使用时可保持一致性。在65及更小纳米,单元的每次放置都产生了自己的一套物理和电气差异,这些差异与邻近的单元或环境有关。 这种“与环境有关的差异”已成为关键的问题,可导致芯片设计失败。 Cadence Encounter? Digital Implementation System (EDI)无缝地整合了Litho Physical Analyzer与Litho Electrical Analyzer,可在全芯片实现之前进行严苛的、与环境有关的单元物理与电气签收。 该流程利用了模型化的物理与电气可制造性(DFM)技术,可提高标准单元库、知识产权(IP)核、及全芯片的品质和可靠性,从而提高完整芯片的制造成品率。
“在65和45纳米上必须解决物理和电气差异,这需要一种整体性的方法,它要始于单元级别,并考虑到设计的整个环境,” 中芯国际设计服务中心副总裁刘明刚表示,“通过Cadence的DFM流程,我们能够分析单元和IP差异,并能对它们在真实硅片中的性能进行精确建模。 通过标示和减少差异,我们的客户将能减少防护带并制出更高品质的硅片。 该解决方案还能实现近线性可扩展性,而这对于全芯片电气DFM验证流程来说是必需的。
Cadence已开发出业界最完整的设计侧DFM预防、分析和签收方法学之一,并包括Encounter Digital Implementation System设计侧优化。它也被用于32和28纳米库的差异建模。“快速、精确、与环境有关的单元光刻与压力效应差异建模,对实现65纳米及以下节点实现有价值生产设计非常关键,”Cadence实现集团研发副总裁徐季平表示。“众多一次硅片成功已证明了高容量半导体设计DFM分析工具的价值。”

关于Cadence

Cadence公司成就全球电子设计技术创新,并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、设计方法和服务,来设计和验证用于消费电子产品、网络和通讯设备以及计算机系统中的尖端半导体器件、印刷电路板和电子系统。公司总部位于美国加州圣荷塞市,在世界各地均设有销售办事处、设计中心和研究设施,以服务于全球电子产业。关于公司、产品及服务的更多信息,敬请浏览公司网站 www.cadence.com

关于中芯国际

中芯国际集成电路制造有限公司(“中芯国际”,纽约证交所股票代码:SMI,香港联合交易所股票代码:981),是世界领先的集成电路芯片代工企业之一, 也是中国内地规模最大、技术最先进的集成电路芯片代工企业。中芯国际向全球客户提供0.35微米到45纳米芯片代工与技术服务。中芯国际总部位于上海,在 上海建有一座300mm芯片厂和三座200mm芯片厂。在北京建有两座300mm芯片厂,在天津建有一座200mm芯片厂,在深圳有一座200mm芯片厂 在兴建中,在成都拥有一座封装测试厂。中芯国际还在美国、欧洲、日本提供客户服务和设立营销办事处,同时在香港设立了代表处。此外,中芯代成都成芯半导体 制造有限公司经营管理一座200mm芯片厂,也代武汉新芯集成电路制造有限公司经营管理一座300mm芯片厂。详细信息请参考中芯国际网站 http://www.smics.com

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Cadence设计系统公司
电话:021 -61222358
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徐晶晶
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缪为夷
中芯国际公关处
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邮件:Angela_Miao@smics.com

刘慕华
中芯国际投资人关系处
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邮件:Beverly_Liu@smics.com
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